Édition mars 2016 – Vol.8 no.3

ÉDITORIAL

Le mois de mars est rempli d’actions pour compléter les programmes scientifiques et activités sociales dédiés à ISCAS 2016. Aussi, les préparatifs pour finaliser le rapport annuel du centre avancent convenablement pour livrer ce rapport à temps au début du mois de mai.  Quant aux autres travaux, nous avons lancé l’appel à la participation pour se joindre à nous dans une nouvelle édition du colloque annuel ReSMiQ prévu pour le 22 mai au Centre Sheraton. Pour 2016 nous donnons une portée internationale à notre colloque annuel en joignant nos forces avec des collègues de la France (ISEP) et du Japon (MEIJI).  En effet, nous accueillerons des invités de marques qui nous parleront de l’impact des circuits et systèmes sur la santé et la qualité de vie. Un concours de présentation d’affiche par des étudiants chercheurs est au programme, dont l’appel aux communications a été lancé il y a quelques jours. Les étudiants intéressés doivent nous faire parvenir vos propositions d’affiches au plus tard le 12 avril 2016 en utilisant le formulaire proposition d’affiche disponible sur le site web du ReSMiQ. Plus de détails

Nous accordons aussi une grande priorité à la journée d’innovation de ReSMiQ (JIR).  En effet, suite au succès de JIR 2015 (Signal Vol. 7, No. 9) nous préparons la prochaine édition qui se tiendra le jeudi 13 octobre 2016. Les participants assisteront aux conférences de marques, à une table ronde et à de nombreuses présentations d’intervenants du milieu académique et industriel. Il y aura aussi un volet dédié à la présentation de démonstration de projets où les étudiants de premier cycle et de cycles supérieurs démontreront leur savoir-faire scientifique et technique lors d’une compétition où chaque intervenant est invité à exposer son projet via une démonstration technique, une expérimentation sur place. Des prix seront remis aux meilleures réalisations. Visitez resmiq.org pour obtenir tous les détails. Nous vous rappelons que ce concours est ouvert à tous les étudiants inscrits à temps plein dans une université ou un collège/CEGEP de la province du Québec. L’appel aux projets a été lancé et les étudiants intéressés à présenter leurs travaux pourront les soumettre jusqu’au 9 mai 2016. Nous comptons sur tous nos membres afin d’encourager les étudiants de leur institutions respectives à participer en grand nombre. Plus de détails

NOUVELLES DES MEMBRES

Rayonnement
– Dr. Sawan de Polytechnique a offert un séminaire invité à l’Université KAUST en Arabie Saoudite.
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Réussites
– Dr. Nicolescu de Polytechnique Montréal, Dr. Trajkovic de Concordia et Dr. Liboiron-Ladouceur de McGill sont les co-auteurs d’un article ayant gagné le prix de la meilleure affiche scientifique lors de ACP2016, ainsi qu’un autre article ayant gagné le prix du meilleur article lors de DATE2016.

Implication
– Dr. Sawan de Polytechnique Montréal est élu ambassadeur de Montréal pour ses contributions auprès du palais de congrès de la ville. Plus de détails

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ACTIVITÉS DU RESMIQ

Séminaires du mois
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Pr. Tony Chan Caruso de l’Université de Toronto  a présenté le cours intensif intitulé “CMOS Transceiver Circuits for Short-Reach Optical Communication”  à Polytechnique Montréal dans le cadre de nos activités de formation en collaboration avec les chapitres IEEE de Montréal des sociétés Solid State Circuits (SSC) et Circuits and Systems (CAS). Voir le résumé de la présentation

Séminaire à venir
ReSMiQ et le chapitre IEEE Solid State Circuits (SSCS), en collaboration avec le chapitre IEEE Circuits and Systems (CASS), vous invite à assister à ce séminaire qui sera donné le 22 avril prochain, à 9h00 à Polytechnique Montréal.
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Conférencier:
Seong Hwan Cho, Korea Advanced Institute of Science and Technology (KAIST)
Titre: Sensor electronics and Time-domain analog signal processing
Résumé et biographie


SIGNAL est le principal outil de diffusion de nouvelles du Regroupement Stratégique en Microsystèmes du Québec (ReSMiQ). Ce bulletin se veut un lien entre les membres du ReSMiQ et toute autre personne intéressée par la recherche et l’innovation dans le domaine des microsystèmes. Nous nous engageons à valoriser les travaux de nos membres et augmenter la visibilité du ReSMiQ.

ReSMiQ est un regroupement de chercheurs au sein d’un centre de recherche interuniversitaire qui peut compter sur le soutien du Fonds de recherche du Québec – Nature et technologies (FRQNT) et de dix (10) universités québécoises impliquées dans la recherche sur les microsystèmes.

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CONFÉRENCES À SURVEILLER

Invitation à participer

32nd IEEE Canadian Conference on Electrical and Computer Engineering (CCECE),
du 5 au 8 mai 2019, Edmonton, Canada.
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2019 International Symposium on Circuits and Systems (ISCAS),
du 26 au 29 mai 2019, Sapporo, Japon.

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17th IEEE International NEWCAS Conference (NEWCAS),
du 23 au 26 juin 2019, Munich, Allemagne.
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The 32nd International Conference on Industrial, Engineering & Other Applications of Applied Intelligent Systems (IAE-AIE)
Du 9 au 11 juillet 2019, Graz, Autriche.

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62nd IEEE International Midwest Symposium on Circuits and Systems (MWSCAS),
du 4 au 7 août 2019, Dallas, États-Unis.

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Invitation à contribuer

XXXIV Conference on design of circuits and integrated systems (DCIS),
du 20 au 22 novembre 2019, Bilbao, Espagne.

Date butoir de soumission : 30 avril 2019.
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The Conference on Design and Architectures for Signal and Image Processing (DASIP)
du 16 au 18 octobre 2019, Montréal, Canada.

Date butoir de soumission : 17 mai 2019.
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IEEE Biomedical Circuits and Systems Conference (BioCAS),
du 17 au 19 octobre, 2019, Nara, Japon.

Date butoir de soumission : 10 juin 2018.
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PROFIL DES MEMBRES

Prof. W. Gross
Université McGill
Membre du ReSMiQ depuis 2005

wjg_small2Warren J. Gross a reçu le doctorat en Génie électrique de l'Université de Toronto, Ontario, Canada. Actuellement, il est professeur et directeur du Laboratoire de systèmes intégrés pour le traitement d'information au sein du Département de génie électrique et informatique de l’Université McGill, Montréal, Québec, Canada. Il a occupé des postes d'ingénieur en Neptec Design Group Ltd et d’architecte en chef et président/CEO de WideSail Technologies Inc. Ses intérêts de recherche sont dans la conception et la mise en œuvre des systèmes de traitement du signal et des architectures informatiques sur mesure. Il détient 6 brevets, a publié 3 chapitres de livres et de nombreux articles dans des revues avec comité de lecture et dans conférences internationales. Le Dr Gross a servi comme président de l’IEEE Signal Processing Society Technical Committee, comme coprésident de l’IEEE Workshop on Signal Processing Systems (SiPS 2012) et comme président de l'IEEE ICC 2012 Workshop on Emerging Data Storage Technologies. Dr Gross a également été rédacteur en chef adjoint pour le journal IEEE Transactions on Signal Processing. Il est membre senior de l'IEEE et ingénieur professionnel agréé dans la province de l'Ontario.

En savoir plus

Voici une sélection de ses publications dans les dernières années, suivie d’un article représentatif de ses travaux de recherche.

  1. Hemati, F. *Leduc-Primeau, and W. J. Gross, “A Relaxed Min-Sum LDPC Decoder with Simplified Check Nodes,” IEEE Communications Letters, vol. 20, no. 3, pp. 422-425, March 2016.
  2. *Sarkis, P. *Giard, A. Vardy, C. Thibeault, and W. J. Gross, “Fast List Decoders for Polar Codes,” IEEE Journal on Selected Areas in Communications, vol. 34, no. 2, pp. 318-328, February 2016.
  3. *Onizawa, H. *Jarollahi, T. Hanyu, and W. J. Gross, “Hardware Implementation of Associative Memories Based on Multiple-Valued Sparse Clustered Networks,” IEEE Journal on Emerging and Selected Topics in Circuits and Systems, Special Issue on Multiple-Valued Logic and Applications, vol. 6, no. 1, pp. 13-24, March 2016.
  4. *Leduc-Primeau, V. *Gripon, M. Rabbat, and W. J. Gross, “Fault-Tolerant Associative Memories Based on c-Partite Graphs,” IEEE Transactions on Signal Processing, vol. 64, no. 4, pp. 829-841, February 15 2016.
  5. *El-Kurdi, D. *Fernández, W. J. Gross, and D. Giannacopoulos, “Acceleration of the Finite Element Gaussian Belief Propagation Solver Using Minimum Residual Techniques,” IEEE Transactions on Magnetics, vol. 52, no. 3, pp. 1-4, March 2016.
  6. Onizawa, D. Katagiri, K. Matsumiya, W. J. Gross, and T. Hanyu, “Gabor Filter Based on Stochastic Computation,” IEEE Signal Processing Letters, vol. 22, no. 9, pp. 1224-1228, September 2015.
  7. *Jarollahi, V. *Gripon, N. *Onizawa, and W. J. Gross, “Algorithm and Architecture for a Low-Power Content-Addressable Memory Based on Sparse Clustered Networks,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 23, no. 4, pp. 642-653, April 2015.
  8. *Giard, G. *Sarkis, C. Thibeault, and W. J. Gross, “237 Gbit/s Unrolled Hardware Polar Decoder,” Electronics Letters, vol. 51, no. 10, pp. 762-763, May 14 2015.

TRAVAUX DE RECHERCHE

Hardware Implementation of Associative Memories Based on Multiple-Valued Sparse Clustered Networks

This paper presents algorithms and hardware implementations (Fig.1) of associative memories based on multiple-valued sparse clustered networks (MV-SCNs). SCNs are recently-introduced binary-weighted associative memories that significantly improve the storage and retrieval capabilities over the prior state-of-the art. However, deleting or updating the messages stored in binary-weighted connections result in a significant increase in the data retrieval error probability as the binary-weighted connections deleted may be shared for several data patterns. In order to address the problem, the proposed algorithm exploits multiple-valued weighted connections of the network for storing the messages while maintaining the number of computation nodes in a cluster. The use of the multiple-valued weighted connections reduces the probability of deleting the shared connections compared to the binary-weighted connections. As a result, the proposed algorithm lowers the message error rate (MER) by an order of magnitude for our sample network with 60% deleted contents compared to the conventional algorithm when the same amount of memory is used (Fig 2). For performance comparisons in hardware, the proposed SCNs are designed using Verilog-HDL and synthesized on TSMC 65 nm CMOS technology. The synthesis results show that the proposed MV-SCNs are around 10% smaller than the conventional binary-weighted SCNs as the number of computation nodes in the proposed SCNs is smaller than that of the conventional SCNs with the comparable speed and memory size.

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Fig. 1. Overall structure of an MV-SCN for different architectures (I,II, and III) where c clusters are designed. Only a global decoder is different at each architecture.

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Fig. 2. Effect of increasing the deletion rate on the MER in architecture II for binary- and multiple-valued weighted SCNs in case of storing the same amount of messages: (a) M=92 (d=0.3) and (b) M=131 (d=0.4). M: number of messages; d: density. The MER achieved from the Architecture II, with 60% deleted contents and loaded with 40% density (d=0.4) (b), is 12.8-fold smaller than that of the conventional work with a similar amount of memory usage.